高速先生前面零零散散的寫了一些DDR3系列的文章,雖然有小部分的案例說到了問題點,但那只是為了引出主題而寫,而且只是點到為止,既然是案例,就要把問題的來龍去脈描述清楚,這個案例的問題是這樣的: 某客戶有一個板子需要新增一部分功能,想將原來的小板改為大板,但出于成本考慮,又將原來的8層板改為了6層板,板子做出來后...

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問答Fly-by拓?fù)?驅(qū)動到各負(fù)載的延時是不同的,是離驅(qū)動近的負(fù)載信號質(zhì)量好,還是遠離驅(qū)動的信號質(zhì)量好,為什么?我們在學(xué)習(xí)高速設(shè)計的時候,會接觸到集總和分布的概念。剛開始并不理解,以為器件之間使用導(dǎo)線連接,保持連通就可以了,然而當(dāng)信號變化的時間和傳輸線長在一個數(shù)量級的時候,就應(yīng)該關(guān)注傳輸線效應(yīng)了,這時候,同一時刻...

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DDR的拓?fù)浣Y(jié)構(gòu)選擇也是一個老生常談的話題了,從最初只能采用T拓?fù)涞街С肿x寫平衡的Fly-by拓?fù)?設(shè)計似乎變得越來越簡單了。大家來看這樣一種情況,一個驅(qū)動拖動兩片DDR顆粒,芯片支持讀寫平衡,您一般會選擇什么拓?fù)浣Y(jié)構(gòu)呢?我想,這個應(yīng)該和個人的設(shè)計習(xí)慣有關(guān),或者選擇T拓?fù)?或者選擇Fly-by,沒有標(biāo)準(zhǔn)答案。但是作者最近遇到...

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問答對于DDR3的布線我們應(yīng)該注意那些問題呢?下面我們以64位DDR3為例 :(注意:設(shè)計要求會因為芯片公司而有差異,具體以芯片手冊要求的為準(zhǔn)。)首先是數(shù)據(jù)線,數(shù)據(jù)線分組如下: GROUP0: DQ0-DQ7,DQM0,DQS0P/DQS0N; GROUP1: DQ8-DQ15,DQM1,DQS1P/DQS1N; GROUP2: DQ16-DQ23,DQM2,DQS2P/DQS2N; GROUP3: DQ24-DQ31,DQM3,DQS3P/DQS3N;...

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1層疊設(shè)計的最后一個層次 接上一篇文章說的層疊設(shè)計的最后一個層次,其實這是一個開放性題目,非要讓大家按照我固定的封閉思路答題,是不公平的。所以我在上周的點評才說是“任性”一次。不過也還是有朋友的回答和我想的一樣,先握個手。 第3層次不僅同時提供阻抗需求表以及層疊設(shè)計表,同時還要詳細指定每一層的材料型...

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在DDRx里面經(jīng)常會被一些縮寫誤擾,如OCD、OCT和ODT,我想有同樣困擾的大有人在,今天還是繼續(xù)上一篇的關(guān)鍵技術(shù)來介紹一下大家的這些困擾吧。 片外驅(qū)動調(diào)校OCD(Off-Chip Driver) OCD是在DDR-II開始加入的新功能,而且這個功能是可選的,有的資料上面又叫離線驅(qū)動調(diào)整。OCD的主要作用在于調(diào)整I/O接口端的電壓,來補償上拉與下...

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阻抗控制與層疊設(shè)計的幾個層次看看你在哪一層 說起阻抗控制,很多人都是一臉的輕描淡寫:這么簡單,我剛?cè)胄芯蜁?。在深入了解行業(yè)在設(shè)計中進行阻抗控制的方法之后,我總結(jié)了4個層次。 第0層次不進行阻抗控制。也分兩種,一種是設(shè)計不屬于高速范疇,不需要控制阻抗;一種是到了高速范疇,卻不知道需要控制阻抗,導(dǎo)致設(shè)計出問...

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廣大網(wǎng)友的眼睛是雪亮的,昨天文章中有一處筆誤,一發(fā)出去就馬上收到了朋友的反饋。小陳同學(xué)還無恥地嘗試抵賴,很快就在真理面前敗下陣來。今天在這里將文章更正后重新發(fā)一遍,以后對公眾號文章的檢查會更加仔細一些。 我們在介紹信號完整性的時候通常會說“當(dāng)傳輸延時大于六分之一的信號的上升時間時,需要考慮信號完整性...

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問答DDR3設(shè)計中那些因素會影響時序,在設(shè)計中該怎樣避免呢?上次問到影響DDR時序的因素,其實DDR是一個牽一發(fā)而動全身的整體,所以對于它的時序,影響的因素太大,比較突出的是—>電源完整性,走線拓?fù)浜投私?等長,串?dāng)_<—這四個總體的因素。電源完整性,對于時序是一個影響比較大的因素,電源不穩(wěn)定的話,會給信號帶來很多...

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DDR線長匹配與時序(下)問答碼間干擾和串?dāng)_是怎么影響時序的?在講到影響源同步時序的因素中,我們更多強調(diào)的是時鐘與數(shù)據(jù)的等長,因為等長后基本就等時了,等時后驅(qū)動端時鐘與數(shù)據(jù)之間的相位關(guān)系就能被準(zhǔn)確無誤的傳輸?shù)浇邮斩恕Ｈ欢?在保證時鐘與數(shù)據(jù)同時到達接收端的前提下,信號質(zhì)量還會受到其他因素的影響。有時候,盡管時...

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三星NOTES7事件看電源載流設(shè)計的重要性 (戳圖片,即可查看上期文章回顧) 問答 如果某電源電流為20安培,你是選擇20~24mil孔徑的過孔來設(shè)計,少打幾個過孔呢?還是選擇10~12mil孔徑的過孔來設(shè)計,多打幾個過孔呢?為什么? 假定12mil的過孔可以安全承載1A的電流,現(xiàn)在某電源電流為20安培,需要設(shè)計多少個12mil的過孔?為什么? ...

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在《PCB的筋骨皮》一文中,我們提出了當(dāng)板厚在1.6mm及以上時,怎樣避免使用假八層的疊層,而導(dǎo)致PCB成本增加的問題。感覺大家的回答很踴躍哈,看來這個問題還是比較典型的。本來想截取一些回答放在這里,不過篇幅的關(guān)系,大家可以自己去上一篇文章,看看文章后面的精選答復(fù)。 在此文中我們結(jié)合平時的設(shè)計經(jīng)驗,提出了自己的見...

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文章未動,公式先行: inc ──入射trans ──傳輸refl── 反射 當(dāng)信號穿越阻抗不連續(xù)的點時,會產(chǎn)生反射電壓與電流,從而使得分界面兩邊的電壓和電流相等(基爾霍夫定律)。 這樣就有如下公式: V_inc+V_refl=V_trans I_inc-I_refl=I_trans 其中,由歐姆定律有: Z_1=V_inc/I_inc Z_1=V_refl/I_refl Z_2=V_trans/I_...

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來到了場的領(lǐng)域,我們要做的第一件事就是把我們的波形拆開,讓我們先來看看之前說過的測試點的問題。 為了將問題簡化,我們假定一個這樣的條件: 1.在拓?fù)渖?源端完全匹配,末端全反射,理想的100Ω差分傳輸線。 2.傳輸?shù)臑槲覀冎澳M的DDR3信號,由三次諧波構(gòu)成。 3.測試點位置離接收端距離為500mil。 好的,現(xiàn)在...

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在上一篇的問題里面問到了DDRX相對于前一代來說的關(guān)鍵技術(shù)突破在哪里,雖然沒有人回答得完全正確,但這個也是很正常的,因為通過幾句話要想說清楚也確實是不容易的,所以還是通過文章來把這些關(guān)鍵技術(shù)再給大家介紹一下。差分時鐘技術(shù) 差分時鐘是DDR的一個重要且必要的設(shè)計,但大家對CK#(CKN)的作用認(rèn)識很少,很多人理解為第...

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反射話題復(fù)習(xí)及端接和拓?fù)湓掝}開篇 講過阻抗,接下來當(dāng)然是反射。高速先生小陳寫過7篇反射的文章,深入淺出,功力深厚。考慮到以下兩個因素,決定把舊文重發(fā)一輪: 1、 話題延續(xù)性,從阻抗到反射,然后就是端接和拓?fù)? 2、 重寫反射文章,也不見得能超出小陳的這幾篇,并且高速先生新人很多,很多人并沒有看過這幾篇 因為是舊...

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隨著電路設(shè)計日趨復(fù)雜和高速,如何保證各種信號(特別是高速信號)完整性,也就是保證信號質(zhì)量,成為難題。阻抗的控制最終需要通過PCB設(shè)計實現(xiàn),對PCB板工藝也提出更高要求。下面是我針對這個問題,結(jié)合實際的生產(chǎn),有了一些粗淺的認(rèn)識和總結(jié),和大家分享,先來了解一些最基礎(chǔ)的東西吧…… 1PCB的基材 PCB是為完成第一層次...

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您覺得10GBASE-KR協(xié)議里面的Interconnect Channel指的是背板及連接器通道還是從芯片輸出到芯片輸入背板加子卡的通道? 其實802.3ap協(xié)議對Interconnect的定義也較模糊,我們高速先生內(nèi)部也經(jīng)常在討論這個,看個人的理解,我覺得這里面有點小坑,甚至制定協(xié)議的人也沒有明確。不管結(jié)果怎樣,我們先來看原文。 (摘自IEEE Std 802....

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在前面的高速先生帶你看協(xié)議之10Gbps標(biāo)準(zhǔn)組織里有介紹過,大家可以再了解下: 【高速先生帶你看協(xié)議之10Gbps標(biāo)準(zhǔn)組織】 今天的主角就是SFF8431下面的SFP+信號,它是目前10GBd光模塊用得比較多的一種信號協(xié)議,最高速率可以支持到11.1GBd。此外它還可以遵守如下一些信號協(xié)議。 表1SFP+ Standard Compliance SFP+主要分Ho...

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CEI-28G-VSR是OIF協(xié)議組織下面的通用電氣輸入輸出標(biāo)準(zhǔn),在前面的高速先生帶你看協(xié)議之10Gbps標(biāo)準(zhǔn)組織里有介紹過關(guān)于OIF組織,大家可以再了解下。 目前的25G、28G光模塊主要應(yīng)用的就是CEI-28G-VSR協(xié)議,所以這個協(xié)議應(yīng)用還是比較廣的,如下是這個協(xié)議的一個簡單特性。 我們可以看到的比較明顯的是它不是一個特定的速率,而是...

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CEI-25G-LR是也OIF協(xié)議組織下面的通用電氣輸入輸出標(biāo)準(zhǔn),LR是long reach的簡稱,可以作為CEI下面的長距離板上傳輸,所以目前用在背板上,某些點和802.3bj的100G-BASE-KR4是通用的。應(yīng)用框架如下圖一所示。 基本特點如下: 1、差分阻抗100ohm; 2、Baud rate is within the range from 19.90 Gsym/s to 25.80 Gsym/s. 3、Ca...

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記得在介紹10GBASE-KR的時候問到了通道的定義,在問題解答的時候順便用100GBASE-KR4從側(cè)面來印證了一些想法,大家可以再回顧一下。 是的,100GBASE-KR4確實對通道定義得比較清晰,包含了除發(fā)送和接收芯片以外的一切就是通道,如下圖所示。 這個協(xié)議里面的通道要求就沒有那么復(fù)雜了,主要有IL、RL和COM,主要介紹如下。 插...

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除了插損回?fù)p指標(biāo),100GBASE-KR4協(xié)議里面居然沒有串?dāng)_等指標(biāo),為什么?值此中秋國慶來臨之際,高速先生也想跟上步伐,給大家來波福利,所以不用多說,這個又是送福利啦! (其實是大家的水平越來越高了,提問變成了技術(shù)難題,能難倒大家的問題也不多啦!可喜可賀!) 是的,大家都基本回答對了,其中還有協(xié)議的原話: All significant ...

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在PCB產(chǎn)品設(shè)計時,對不同網(wǎng)絡(luò)之間有漏電流的要求(如后續(xù)案例中產(chǎn)品要求漏電流應(yīng)小于1pA),但是在可靠性測試過程中,部分設(shè)計或者生產(chǎn)因素可能會導(dǎo)致PCB的漏電測試不滿足當(dāng)初的設(shè)計要求。此時,可通過失效分析技術(shù)來查找失效原因,提出改善措施,進而對實際生產(chǎn)產(chǎn)品進行預(yù)防改善,確保產(chǎn)品品質(zhì)滿足設(shè)計需求。本次分享一個關(guān)于漏...

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芯片熱阻測量 IC 封裝的熱阻(Rjc, Rja),對于任何熱設(shè)計工程師,封裝設(shè)計及硬件工程師來說,都是非常耳熟的名詞,都期望能在規(guī)格書中找到齊全的熱阻參數(shù),并且能夠精準(zhǔn)?？涩F(xiàn)實中常難于如愿,熱阻參數(shù)除了不齊全外,有的還不一定準(zhǔn)確,這困擾著不少工程師。 關(guān)于熱阻提取,興森研究院散熱公益顧問咨詢專家劉(水靈)工提出了自...

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火箭/導(dǎo)彈的結(jié)構(gòu)復(fù)雜,其研制過程是一個復(fù)雜的系統(tǒng)工程,具有周期長,費用高的特點,研發(fā)過程中常涉及到強度、剛度、散熱、疲勞壽命、高馬赫數(shù)、強激波、氣動熱、噪聲、外彈道、氣動彈性、流-固-熱耦合等方面的工程問題。 火箭/導(dǎo)彈應(yīng)用方向 結(jié)構(gòu) 流體 ...

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從事這個行業(yè)已經(jīng)有好幾年了,特此記錄,待后續(xù)深思與反省。 以我為例,在這個行業(yè)耕耘并不算深,做研究不算嚴(yán)謹(jǐn),接觸的知識面倒是比較廣,可以了解到行業(yè)很多發(fā)展的動態(tài)。但是,作為研發(fā)一名,自然大多數(shù)時間都奉獻到了工作上,時不時的想要接觸更多的人,想跨出這個行業(yè),獲得更多的資源。這篇文章倒是幫助我整理了一下思路,感謝...

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公司新來的實習(xí)生今天犯了一個錯誤:將2.4mm(母頭)-2.4mm(母頭)的羅森博格連接器直接接在SMA(公頭)上,造成連接器損壞。器件損壞尚可原諒,若在儀器使用中也不注意,將會追悔莫及。 作為一名射頻工程師,日常工作中會用到大量的連接器:N頭、BNC、SMA、SMB、2.4mm、2.92mm、3.5mm等,使用哪一種更合適?是否能夠直接相連?需要...

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相參(相干,coherent),在不同的系統(tǒng)中,相參含義不同。 相參,可以理解為多個脈沖或信號之間的確定相位關(guān)系,通過相關(guān)運算,可進行信號檢測,在偵查、識別等領(lǐng)域需要進行相參運算。在這種相參情況下,后續(xù)信號與第一個信號波形保持確定相位關(guān)系,但第一個信號波形的初始相位不必固定。 另一種情形,相控陣、MIMO等多通道系統(tǒng)中,...

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