DDR3布線的那些事兒（一）【轉(zhuǎn)發(fā)】

2017-10-13  by:CAE仿真在線  來(lái)源:互聯(lián)網(wǎng)

問(wèn)答對(duì)于DDR3的布線我們應(yīng)該注意那些問(wèn)題呢?
下面我們以64位DDR3為例 :(注意:設(shè)計(jì)要求會(huì)因?yàn)樾酒径胁町?具體以芯片手冊(cè)要求的為準(zhǔn)。)
首先是數(shù)據(jù)線,數(shù)據(jù)線分組如下:

GROUP0:

DQ0-DQ7,DQM0,DQS0P/DQS0N;

GROUP1:

DQ8-DQ15,DQM1,DQS1P/DQS1N;

GROUP2:

DQ16-DQ23,DQM2,DQS2P/DQS2N;

GROUP3:

DQ24-DQ31,DQM3,DQS3P/DQS3N;

GROUP4:

DQ32-DQ39,DQM4,DQS4P/DQS4N;

GROUP5:

DQ40-DQ47,DQM5,DQS5P/DQS5N;

GROUP6:

DQ48-DQ55,DQM6,DQS6P/DQS6N;

GROUP7:

DQ46-DQ63,DQM7,DQS7P/DQS7N;

數(shù)據(jù)線其拓?fù)涫屈c(diǎn)對(duì)點(diǎn)的形式,拓?fù)淙缦滤?

圖1:DQ拓?fù)銬QS拓?fù)淙缦?

圖2:DQS拓?fù)?br style="text-align:center;" /> 數(shù)據(jù)線布線注意事項(xiàng):

1.同組同層,如:GROUP1,同一組數(shù)據(jù)線要走在一起,并要走在相同層面; 所有的數(shù)據(jù)線優(yōu)先考慮以GND平面為參考平面;

2.走線間距:組內(nèi)按3H(說(shuō)明:H指的是到主參考平面的高度,本文中所使用的間距為中心間距)原則;組間間距要5H以上;DQS和DQ的間距按5H設(shè)計(jì);

3.DQS等長(zhǎng):對(duì)于DQS差分線的線間距要小于2倍的線寬(緊耦合設(shè)計(jì));差分對(duì)內(nèi)長(zhǎng)度誤差控制在5mil以?xún)?nèi); 組內(nèi)等長(zhǎng)以DQS為基準(zhǔn),等長(zhǎng)控制在20mil以?xún)?nèi)且盡可能的即時(shí)等長(zhǎng);

4.數(shù)據(jù)線在滿足和時(shí)鐘的時(shí)序關(guān)系外,還需注意最長(zhǎng)的長(zhǎng)度要求(例如Intel Romley要求不超過(guò)6500mil),具體的以芯片手冊(cè)要求的為準(zhǔn);

而對(duì)于控制線、地址線、時(shí)鐘線 分組如下:
GROUP8:Address ADDR0-ADDR14 共15根地址線;

GROUP9:Clock CLK、CLKN差分對(duì);

GROUP10:Control 包括WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等;

圖3:時(shí)鐘地址、控制線拓?fù)鋮⒖紙D

圖4:地址、控制線

對(duì)于拓?fù)浣Y(jié)構(gòu)一定要看芯片是否支持讀寫(xiě)平衡(Read and Write Leveling)。
如果不支持和DDR2一樣按T拓?fù)涮幚怼?保證CPU到DDR各支點(diǎn)等長(zhǎng),注意終端電阻要接到最大的T點(diǎn)上)

支持讀寫(xiě)平衡情況下:
2-4片顆粒:走T點(diǎn)或是Fly-by都可以;
4片及以上顆粒:建議走Fly-by。
下面是4顆粒DDR3按T和FLY-BY 拓?fù)浣Y(jié)構(gòu)的實(shí)例:

圖5:4顆粒T型拓?fù)涮幚矸绞?

圖6:4顆粒FLY-BY拓?fù)涮幚矸绞?

而對(duì)于FLY-BY的拓?fù)浣Y(jié)構(gòu) ,要注意以下幾點(diǎn):

1. 間距 組內(nèi)按3H(說(shuō)明:H指的是到主參考平面的高度,中心間距3H,)原則;組間間距要5H以上;CLK和ADD/CMD等的間距按5H設(shè)計(jì);

2.盡量同組同層完成走線且有完整參考平面(GND/power);3.各個(gè)DDR顆粒間的走線,盡量用COPY,長(zhǎng)度誤差在20mil以?xún)?nèi)(推薦5mil);若因結(jié)構(gòu)限制,最大不能超過(guò)100mil;
4. 時(shí)鐘線推薦帶狀線布線以(GND/POWER為參考平面); 時(shí)鐘要緊耦合設(shè)計(jì),對(duì)內(nèi)等長(zhǎng)控制在5MIL以?xún)?nèi);源端和終端匹配的走線,長(zhǎng)度不要太長(zhǎng)(推薦300 mil以?xún)?nèi))
5.終端(上拉)電阻要放在最后一個(gè)DDR顆粒(末端),且走線長(zhǎng)度小于500mil;
6.在有多個(gè)負(fù)載時(shí),為了減少串?dāng)_和加大負(fù)載容性補(bǔ)償,到第一個(gè)顆粒(主干道)的走線阻抗可以比到后面的走線阻抗偏小點(diǎn),5-8歐姆左右。7.Add/Com/Ctrl/Clk網(wǎng)絡(luò)從控制器到第一個(gè)DDR顆粒的走線長(zhǎng)度不要超過(guò)6000mil,到最后一個(gè)DDR顆粒不要超過(guò)12000mil。
8.在多個(gè)考慮表底貼時(shí)分支的節(jié)點(diǎn)走線長(zhǎng)度小于200mil且盡量等長(zhǎng).

圖7:表底貼T型拓?fù)涮幚矸绞?

本期對(duì)于DDR3的布線要求先說(shuō)到這里,對(duì)于設(shè)計(jì)中還有那些重點(diǎn)需要關(guān)注和設(shè)計(jì)的我們將在下期繼續(xù)講解。(以下內(nèi)容選自網(wǎng)友答題)1.電源穩(wěn)定性,器件布局與后期布線都會(huì)影響電源紋波; 2. 線寬、線間距(組內(nèi)/組外),此部分也影響阻抗; 3. 疊層考量,布線規(guī)劃好,綜合考慮在哪層走線; 4. 板材考量; 5. 串?dāng)_反射的考量; 6. 過(guò)孔的考量; 不同的布局布線都會(huì)影響上述參數(shù)
線寬線間距,絕對(duì)長(zhǎng)度相對(duì)長(zhǎng)度,拓?fù)浣Y(jié)構(gòu),疊層參考面走線規(guī)劃,過(guò)孔等等,總之各種考量是為了滿足時(shí)序,信號(hào)質(zhì)量,速率等要求@二羔子評(píng)分:3分1、一個(gè)字節(jié)內(nèi)的8位數(shù)據(jù)線同層布線,參考完整的電源與地平面。dqs差分走在數(shù)據(jù)線中間,以dqs為基準(zhǔn)做10mil的等長(zhǎng)。數(shù)據(jù)的字節(jié)間8位可以不用等長(zhǎng)。2、布線3w,且時(shí)鐘和dqs差分與單線控制5w間距。3、阻抗主線按40歐,ddr端按60歐,差分按85歐。低阻抗為了更好的阻抗匹配減少反射。4、地址命令控制從控制器到每片ddr控制誤差20mil,參考完整的電源與地平面。5、vref走線20mil,遠(yuǎn)離vtt電源,vtt鋪銅過(guò)流3.5A。@劉棟評(píng)分:3分一、對(duì)于地址和控制時(shí)鐘線,確認(rèn)控制器是否支持writing leveing,支持的話對(duì)于一驅(qū)二及以上優(yōu)先采用fly-by拓?fù)渥呔€,不支持的話T型拓?fù)渥呔€。二、數(shù)據(jù)都是點(diǎn)到點(diǎn)的結(jié)構(gòu),優(yōu)選同一組數(shù)據(jù)走在同一內(nèi)層,便于控制阻抗。三、對(duì)于參考面,優(yōu)選地平面,滿足不了,只能參考自己的1.5V IO電源平面。四、為了控制SSN,建議按2W及以上間距走線。五、時(shí)鐘線和DQS線距離其它走線盡量保證3W及以上。六、根據(jù)時(shí)序要求控制等長(zhǎng)。@楊勇評(píng)分:3分 以上三位基本都回答到了(3分)注意布局首先,終端匹配電阻盡量靠近ddr3并且盡量靠近主控芯片,布線要遵守3W原則,注意電磁兼容性,做好電容濾波,電源要注意io和內(nèi)核電源以及vtt等要盡量隔離做好相互防止干擾問(wèn)題@ zhl評(píng)分:2分首先,確認(rèn)走線結(jié)構(gòu),fly-by orT型; 其次,確認(rèn)阻抗大小,設(shè)置疊層線寬線間距等,并根據(jù)走線結(jié)構(gòu)設(shè)置線組規(guī)則; 最后,信號(hào)線盡量同組同層,線間距至少2w,時(shí)鐘線要3w以上,且參考面完整。@ 銅錢(qián)評(píng)分:2分總體規(guī)則:vref的電容盡量靠近管腳放,vtt的電容盡量靠近端接電阻放,信號(hào)相鄰層必須有地平面,不允許跨切割,信號(hào)需控制阻抗,所有信號(hào)盡量最多經(jīng)過(guò)2次過(guò)孔,芯片端盡量多打地孔。 數(shù)據(jù)線:總長(zhǎng)盡量小于2000mil,DQS差分對(duì)的過(guò)孔盡量遵循g-s-s-g,數(shù)據(jù)單端線間距盡量控制在2.5倍線寬以上,每組數(shù)據(jù)線必須在同一層。 時(shí)鐘線:盡量使用fly-by結(jié)構(gòu),端接電阻放在fly-by結(jié)構(gòu)末端,stub盡量小于200mil,并且分支線的stub等長(zhǎng)且小于50mil,過(guò)孔盡量遵循g-s-s-g,時(shí)鐘線與其它線間距應(yīng)三倍差分間距以上。 地址控制線:盡量使用fly-by結(jié)構(gòu),端接電阻放在fly-by結(jié)構(gòu)末端,stub盡量小于100mil,并且分支線的stub等長(zhǎng)且小于50mil,線間距1.5倍線寬以上。@桿評(píng)分:2分 以上三位的回答也比較好, 2分1,定好參考面,選擇噪聲小的電源平面或地平面,如有demo板參考demo板要求。 2,同組信號(hào)盡可能同層走線,不要跨分割。 3,地址線和控制線注意與時(shí)鐘信號(hào)的等長(zhǎng)約束。選通信號(hào)與同組信號(hào)的等長(zhǎng)控制。非fly by走線的還注意時(shí)鐘與選通信號(hào)的等長(zhǎng)約束。 4,減少串?dāng)_,走線滿足3w原則,同參考層的相鄰層走線垂直。 5,減少電源躁聲,ddr3和vtt的電源走線盡量短而粗。 6,走fly by走線需要提前注意主控芯片是否支持讀寫(xiě)平衡。@hk評(píng)分:3分首先要確定片子個(gè)數(shù),用于確定布局和拓?fù)浣Y(jié)構(gòu),其次是各外圍元器件放置位置(文章已經(jīng)講得比較詳細(xì)了),然后設(shè)置線寬,線距,線等長(zhǎng),最后注意走線的技巧(以前文章也講得很多了,不外乎保證阻抗的連續(xù)性和參考平面,電源的連續(xù)性)。@大海象評(píng)分:3分1.信號(hào)組中,同組同層,DQ以DQS差分線為參考,等長(zhǎng)設(shè)置在10mil。2.地址/控制/命令組,若主控芯片支持讀寫(xiě)平衡,使用Flyby結(jié)構(gòu),盡量減少Stub長(zhǎng)度。若不支持使用T型拓?fù)浣Y(jié)構(gòu)。阻抗補(bǔ)償有利改善信號(hào)質(zhì)量,單端40-50歐,差分85-95歐。3.時(shí)鐘差分線在同層,參考地平面,保持平面完整,長(zhǎng)度控制在25mil誤差。4.線寬線距滿足3W原則,防止干擾。蛇形走線間距大于25mil。5.信號(hào)線不能跨分割電源平面。6.VTT電源使用鋪銅或平面連接,寬度大于150mil。@山水江南評(píng)分:3分1、DDR3要嚴(yán)格控制阻抗,單線50ohm,差分100ohm,差分一般為時(shí)鐘、DQS。在走線過(guò)程中,盡量減小阻抗跳變的因素,比如:換層、保證參考平面完整不跨分割、線寬變化、避免stub線等。2、為滿足DDR3時(shí)序,需要將DDR3信號(hào)分組走線。數(shù)據(jù)線每八根一組,外加相應(yīng)的DQS和DQM走線必須同組且保證同層,換層次數(shù)一致,長(zhǎng)度誤差控制在±10mil內(nèi);3、地址線、控制線、時(shí)鐘線分為一組,長(zhǎng)度誤差控制在±25mil內(nèi)。4、布線要求同組同層,最好都參考地平面。時(shí)鐘對(duì)內(nèi)等長(zhǎng)要小,兩根線誤差小于5mil。時(shí)鐘與其他信號(hào)線之間距離最好大于15mil其它信號(hào)線之間在有空間的情況下保證線間距3W,局部區(qū)域可適當(dāng)減小距離。以減小信號(hào)之間的串?dāng)_。5、DDR3地址線、控制線、命令線FLY-BY的走線方式,以提高信號(hào)質(zhì)量。采用FLY-BY設(shè)計(jì),可降低同時(shí)開(kāi)關(guān)噪聲(SSN) 。當(dāng)系統(tǒng) DDR 的個(gè)數(shù)大于 4,布線長(zhǎng)度大于 2 英寸,強(qiáng)烈建議加上端接電阻。 RS 和 RT 的值取決于驅(qū)動(dòng)強(qiáng)度等,需要仿真和架構(gòu)測(cè)試來(lái)優(yōu)化。@ 龍鳳呈祥 紫紅龍?bào)J評(píng)分:3分 以上幾位基本把所有需要注意的重點(diǎn)都基本回答了( 3分)1.減少串?dāng)_:走線保證3w或以上的間距,相臨層走線不重疊,同組數(shù)據(jù)線走同層,不跨分割 2.減少電源躁聲:ddr3和vtt的電源模塊,盡量靠近負(fù)載,電源層與地層間距盡量小 3.注意容性負(fù)載帶來(lái)的阻抗不匹配問(wèn)題,調(diào)整主段線寬(加大線寬,減小阻抗) 4.檢查主控是否支持讀者平衡,支持才能用fly-by,否則采用ddr2的拓?fù)?。@Ben評(píng)分:3分DDR3布線的注意事項(xiàng): 1、注意不支持讀寫(xiě)平衡(Read and Write Leveling)功能的DDR3主控芯片,不能采用Fly-by結(jié)構(gòu); 2、布線時(shí)推薦按照數(shù)據(jù)組、地址命令組、控制組、時(shí)鐘信號(hào)、電源的順序進(jìn)行; 3、根據(jù)Datasheet,布線要滿足線寬、線距及阻抗的要求; 4、保證信號(hào)完整性,走線不要跨分割;避免走在參考平面的邊緣上,盡量離邊緣有一定距離(比如至少30mil以上); 5、各數(shù)據(jù)組信號(hào),同組信號(hào)要走在同一層,至少保證參考同一平面。@ly評(píng)分:3分1、控制阻抗;2、如有多顆需要確定布線拓?fù)浣Y(jié)構(gòu);3、盡量滿足3W原則;4、VREF電源線盡量不小于20mil寬度;5、參考面盡量是GND或者DDR3電源的平面,避免其他電源的平面。6、數(shù)據(jù)組,地址、控制、時(shí)鐘組做好等長(zhǎng)等@Jamie評(píng)分:3分1.整體策略考慮。若制板要求允許,可考慮 DDR 芯片正反面重疊放置,以利于布線;建議DDR區(qū)域與其他非DDR區(qū)域相對(duì)隔離,DDR區(qū)域內(nèi)不要放置其他元器件,非DDR信號(hào)走線不要進(jìn)入DDR區(qū)域 。2.將DDR信號(hào)分為clock,data, address/command/control三個(gè)組。每組分別有不同的設(shè)計(jì)規(guī)則。A) clock 組:為差分對(duì)時(shí)鐘信號(hào),走在完整的GND 平面相鄰的信號(hào)層;原則上所有時(shí)鐘應(yīng)走在同一層;避免時(shí)鐘交叉,必要時(shí)可以調(diào)整時(shí)鐘到不同 DDR 芯片的連接;時(shí)鐘長(zhǎng)度相等,誤差控 制在20mil內(nèi),時(shí)鐘長(zhǎng)度等于或略大于地址信號(hào)。B)data 信號(hào)應(yīng)盡量走在GND平面相鄰的信號(hào)層;每個(gè)lane的信號(hào)走在同一層相鄰lane的信號(hào)在不同層;mdqs信號(hào)間距至少4倍線寬(20mil)。與非DDR信號(hào)之間的距離至少20mil;每個(gè)lane 內(nèi)信 號(hào)線等長(zhǎng),長(zhǎng)度差控制在 25mil 內(nèi);lane 之間信號(hào)的長(zhǎng)度差控制在 25%。C)ADDR/CMD/CTRL組,要求該組信號(hào)線采用fly-by型拓?fù)浣Y(jié)構(gòu)。3.DDR 電源。電源輸出后過(guò)濾波網(wǎng)絡(luò);電源線要寬,Vref至少25mil,Vtt至少 150mil, 如可能盡量鋪成平面;盡量遠(yuǎn)離信號(hào)線,至少20-25mil電源反饋Vsense應(yīng)接在Vtt線(平面)的中間點(diǎn)。@Lee評(píng)分:3分 以上四位網(wǎng)友回答很全面 (3分)1、時(shí)鐘線要做差分100歐阻抗控制,誤差小于5mil,2、數(shù)據(jù)線要做等長(zhǎng)控制,誤差范圍小于50mil,布線在同一層,至少dq在同一層3、地址、控制、命令信號(hào)線做等長(zhǎng)控制,誤差范圍小于100mil,4、地址線阻是否能走flyby要看芯片要求@涌評(píng)分:2分 這位網(wǎng)友回答也對(duì)了,給你滿分怕你驕傲,繼續(xù)加油,哈哈~ (2分)感覺(jué)這次問(wèn)題好寬,好難說(shuō)完整,提一下常見(jiàn)的經(jīng)驗(yàn)規(guī)則(1)建議線寬和間距不能小于4mil;時(shí)鐘信號(hào)線嚴(yán)格等長(zhǎng),偏差范圍50mil以?xún)?nèi),且長(zhǎng)度應(yīng)盡量小于4inch,信號(hào)線走線等長(zhǎng)處理時(shí)應(yīng)當(dāng)注意芯片基板上的DDR信號(hào)走線長(zhǎng)度,然后才在外圍進(jìn)行補(bǔ)償?shù)乳L(zhǎng)處理。(2)注意板層,單端走線阻抗建議參考DEMO,差分嚴(yán)格控制在100Ω(±10%)。(3)信號(hào)走線鄰近地平面,避免電源與地分割,保證完整參考平面;走線盡可能短,路徑上少點(diǎn)過(guò)孔,保證阻抗連續(xù)性;不可避免換層時(shí)走線時(shí)注意地通孔完善信號(hào)回流路徑。(4)相鄰信號(hào)走線距離保持在2-3倍線寬。(5)避免時(shí)鐘信號(hào)緊鄰數(shù)據(jù)、地址總線,避免地址信號(hào)緊鄰數(shù)據(jù)信號(hào)。(6)DDR3信號(hào)與非DDR3信號(hào)之間走線間距至少20mil,且包地處理。(7)Vref腳要加去耦電容,且走線盡量寬,與其他信號(hào)線建議20mil-25mil間隔。(8)電源上,Vref注意與其他電源隔離,最好包地屏蔽處理,且不能作為其他信號(hào)線的參考平面。(9)VTT信號(hào)必須通過(guò)帶狀銅皮走線,盡可能靠近DDR。(10)如果使用了排阻,同一個(gè)排阻上的信號(hào)必須屬于同一個(gè)DDR信號(hào)線組,尤其避免DQS與地址/控制線分布在同一個(gè)排阻上。@ Garyee評(píng)分:3分DDR3布線注意事項(xiàng): 1.根據(jù)芯片是否支持讀寫(xiě)平衡,決定是否采用Fly-by還是T拓?fù)洹?2.阻抗要求:單線50歐姆,差分100歐姆。 3.DQ信號(hào),分組,同層,等長(zhǎng),以GND作為完整的信號(hào)回流層。線距3w以上,控制串?dāng)_。 4.地址線,控制線,時(shí)鐘線等長(zhǎng),以VDD作參考平面。線距3w以上,控制串?dāng)_。 5.電源處理。@王萍

評(píng)分:3分

轉(zhuǎn)自公眾號(hào):一博科技高速先生

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