高速串行簡(jiǎn)史（二）：并行通信之系統(tǒng)同步方式【轉(zhuǎn)發(fā)】

要了解并行信號(hào)和串行信號(hào),我們還是來先了解下并行通信(傳輸)和串行通信(傳輸)的概念吧。并行信號(hào)就是以并行方式通信的信號(hào),而串行信號(hào)就是以串行方式通信的信號(hào)。串行通信指數(shù)據(jù)在單條一位寬的傳輸線上,一比特接一比特地按順序傳送的方式,在早期的定義里也有說只有一根數(shù)據(jù)線,每個(gè)時(shí)鐘脈沖下只能發(fā)送一位數(shù)據(jù)的方式;而在并行通信中一個(gè)字節(jié)(8位)數(shù)據(jù)是在8條并行傳輸線上同時(shí)由源端傳到目的地,也可以說有多個(gè)數(shù)據(jù)線(幾根就是幾位),在每個(gè)時(shí)鐘脈沖下可以發(fā)送多個(gè)數(shù)據(jù)位(幾位的并行口就發(fā)送幾位)。

所以早期對(duì)串行通信與并行通信的理解為:同樣的一個(gè)字節(jié)數(shù)據(jù)(8位),串行通信要分8次由低位到高位按順序一位位地傳送,而并行通信由于有8根線路,所以只要一次就可以傳送過去,形象的說,把線路(通道)比作道路,能并排開幾輛車的就可以說是“并行”,只能一輛一輛開的就屬于“串行”了。很明顯,并行通信的速度要比串行通信的速度快得多,效率更高,費(fèi)時(shí)更少。不過這些都是早期I/O速率都不高的情況下的理論理解,但信息技術(shù)飛速發(fā)展,之前的理解放在現(xiàn)在來看已經(jīng)過時(shí)了,因?yàn)楝F(xiàn)在是高速串行信號(hào)時(shí)代了(我們的主題)。在高速狀態(tài)下,并行口的幾根數(shù)據(jù)線之間存在串?dāng)_,而并行口需要信號(hào)同時(shí)發(fā)送同時(shí)接收,任何一根數(shù)據(jù)線的延遲都會(huì)引起問題。而串行只有一根數(shù)據(jù)線,不存在信號(hào)線之間的串?dāng)_,而且串行還可以采用低壓差分信號(hào),可以大大提高它的抗干擾性,所以可以實(shí)現(xiàn)更高的傳輸速率,盡管并行可以一次傳多個(gè)數(shù)據(jù)位,但是時(shí)鐘遠(yuǎn)遠(yuǎn)低于串行,所以目前串行傳輸是高速傳輸?shù)氖走x。在此套用鐵桿粉絲“絕對(duì)零度”的回復(fù):“打個(gè)比方,運(yùn)送大型設(shè)備零件,并行信號(hào)就好比多輛貨車,每輛車運(yùn)送一些零件,大家按一定的時(shí)間要求送到目的地才能裝配出完整的設(shè)備,一輛車出故障就會(huì)導(dǎo)致無法完成組裝。而串行信號(hào)就好比火車,正常情況下一輛車就可以把所有零件運(yùn)送完畢,而且不會(huì)出現(xiàn)問題?！眰€(gè)人覺得這個(gè)比喻還是比較恰當(dāng)?shù)?在這里火車本身也是比貨車速度快的。

從另外的角度來看,并行傳輸還有很多方式如系統(tǒng)同步(共同時(shí)鐘)方式及源同步時(shí)鐘方式等。先來看系統(tǒng)同步先天的內(nèi)在問題,下圖是并行傳輸中系統(tǒng)同步方式的示意圖。

首先,并行信號(hào)由于需要多位傳輸路徑,這在早期是可以接受的。但是摩爾定律的現(xiàn)象使得與幾十年前相比可生產(chǎn)的芯片中硅電路的數(shù)量大幅增加,而芯片封裝技術(shù)的pin密度并沒有像硅密度一樣以相同的速度在增加,因此I/O pin的封裝實(shí)際上比硅電路還貴,這就意味著對(duì)于大多數(shù)芯片來說pin管腳越來越多變得不可接受。就好像我們都知道車道越多我們的通行效率就會(huì)更快,但隨著現(xiàn)在的城市空間越來越小以及地價(jià)越來越貴,更多的車道慢慢的只能變得越來越難以實(shí)現(xiàn)。況且并行本身的I/O速率不高,就像拖拉機(jī)或毛馬路,速度上不去再多車道也是枉然。

第二個(gè)內(nèi)在問題就是時(shí)序的需求。由上圖可知數(shù)據(jù)由芯片#1同步啟動(dòng)并被芯片#2使用相同的時(shí)鐘同步捕獲,芯片#2輸入端的數(shù)據(jù)必須滿足相對(duì)于芯片的時(shí)鐘輸入的建立和保持時(shí)間。詳細(xì)的系統(tǒng)同步時(shí)序模型如下圖所示。

這些建立和保持時(shí)間必須用足夠的余量來計(jì)算,以允許時(shí)鐘分配路徑延遲到兩個(gè)芯片的差異,并通過芯片到啟動(dòng)和捕捉觸發(fā)器。延遲可能會(huì)因芯片工藝,電壓和溫度(PVT)條件而異,并且必須增加余量以應(yīng)對(duì)最壞的情況。對(duì)于較高的時(shí)鐘頻率,可能需要在芯片中使用鎖相環(huán)(PLL)來調(diào)整時(shí)鐘相位,以補(bǔ)償芯片內(nèi)的時(shí)鐘分配延遲,并適應(yīng)變化的工藝,電壓和溫度條件。 如果時(shí)鐘頻率足夠高,則不可能建立一個(gè)可以通過這種共同時(shí)鐘總線來可靠地傳輸數(shù)據(jù)的系統(tǒng)。