PHY——內(nèi)部接口協(xié)議【轉(zhuǎn)發(fā)】

2017-07-27  by:CAE仿真在線  來(lái)源:互聯(lián)網(wǎng)

上周我們把MAC到PHY、PHY到PHY這兩個(gè)子層之間的通信框架拎出來(lái),把它們放在一個(gè)框圖下,如下圖所示:

今天來(lái)講講這個(gè)PHY的內(nèi)部、及其內(nèi)部各個(gè)模塊間的接口協(xié)議。PHY它包含了多個(gè)功能模塊,功能模塊的多少會(huì)因需要的不同而有所增減,比如:

只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC;

40GBase-R的PCS需要2個(gè)PMA、100GBase-R的PCS需要3個(gè)PMA;

只有≥1Gbps以上的背板應(yīng)用場(chǎng)景才會(huì)用到AN。

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功能模塊介紹

我們知道PHY在OSI(開放式系統(tǒng)互連)參考模型下,屬于物理層,PHY由多個(gè)模塊組成,各個(gè)功能模塊的作用如下:

• PLS:PhysicalSublayer Signaling,對(duì)MAC給的信息進(jìn)行傳遞,只在1Mb/s、10Mb/s的應(yīng)用場(chǎng)景才出現(xiàn);

• PCS:Physical Coding Sublayer,對(duì)MAC給的信息進(jìn)行編碼,應(yīng)用于≥100 Mb/s的應(yīng)用場(chǎng)景,比如完成8B/10B、64B/66B、256B/257B編碼;

• FEC:Forward Error Correction,前向糾錯(cuò),與10GBase-R、40GBase-R的PCS 搭配;

• RS-FEC:Reed-Solomon前向糾錯(cuò),比單純的FEC糾錯(cuò)能力更強(qiáng),與100GBase-R的PCS 搭配,采用256B/257B編碼;

• PMA:Physical Medium Attachment,

• PMD:Physical Medium Dependent,

• AN: Auto-Negotiation Function,自動(dòng)協(xié)商,使背板兩側(cè)的Device能夠互換信息以發(fā)揮出彼此最大的優(yōu)勢(shì);

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模塊間的接口

1. PLS與PMA間的接口,稱之為AUI(Attachment Unit Interface);

2. PCS與FEC間的接口,稱之為XSBI:10Gigabit Sixteen Bit Interface;

3. PMA與PMA間的接口,可以是chip to chip,也可以是chip to module,有兩種:

   XLAUI:40 Gigabit Attachment Unit Interface,4條lane,每條lane的數(shù)率是10.3125Gbps;

   CAUI:100 Gigabit Attachment Unit Interface,10條lane,每條lane的數(shù)率是10.31250Gbps;

4. PMA與PMD間的接口,稱之為nPPI(Parallel Physcial Interface)。

nPPI特定出現(xiàn)在PMD所接的媒介是光纖的情況下,比如40GBase-SR4、100GBase-SR10、40GBase-LR4協(xié)議。也就是說(shuō)這種情況下的PMD是光模塊,nPPI就必然是一種chip to module間的接口,這也是IEEE802.3標(biāo)準(zhǔn)與OIF_CEI標(biāo)準(zhǔn)兼容的地方之一。nPPI按照通道數(shù)量的不同分成兩種。

• XLPPI:40 Gigabit Parallel Physcial Interface,4條lane,每條lane的數(shù)率是10.3125Gbps;

• CPPI:100Gigabit Parallel Physcial Interface,10條lane,每條lane的數(shù)率是10.3125Gbps;

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接口協(xié)議對(duì)通

我們了解了這么多PHY內(nèi)部的接口,對(duì)于很多人,最關(guān)心的還是產(chǎn)品設(shè)計(jì)該怎么做?不同接口的通道(channel)衰減多少能滿足要求?下面就用簡(jiǎn)單粗暴地方式來(lái)一一列舉,都是干貨啊!開始劃重點(diǎn)了!

1) PLS與PMA間的AUI接口

對(duì)通道沒有給出無(wú)源的要求,但對(duì)接收端的信號(hào)質(zhì)量和時(shí)序有要求,測(cè)試工程師應(yīng)該喜歡這張標(biāo)準(zhǔn)定義方式。

• 如果是用于chip to chip的場(chǎng)景,則對(duì)channel的要求如下所示:

• 如果是用于chip to module的場(chǎng)景,則channel分為host、connector、module三部分,如下圖所示:

下面是對(duì)host插損的詳細(xì)要求:

下面是對(duì)Module插損的詳細(xì)要求:

4) PMA與PMD間的nPPI(XLPPI、CPPI) 接口

下面是對(duì)host部分的詳細(xì)要求:

用插損、回?fù)p的表達(dá)方式對(duì)通道做要求,一部分工程師對(duì)于此感覺依然是云里霧里,看著這些所謂的dB完全不理解,那么下面還一種更為大家熟悉的方式:眼圖,這也是在產(chǎn)品測(cè)試階段最直觀的標(biāo)準(zhǔn)。對(duì)于XLAUI、CAUI、nPPI接口眼圖標(biāo)準(zhǔn)如下所示:

PHY子層內(nèi)部接口今天就介紹到此,下周我們開始講講兩個(gè)PHY之間的傳輸協(xié)議,通過(guò)背板、光纖傳輸?shù)?0G、25G信號(hào)有什么要求,比如10GBase-KR、100GBase-KR4等協(xié)議。

MAC需與其上層溝通,還需與其下層PHY溝通,其中MAC與上層溝通會(huì)完成以下兩個(gè)任務(wù):

問題來(lái)了

大家對(duì)今天講到的PHY內(nèi)部接口,在設(shè)計(jì)時(shí)有什么疑問、心得、好的經(jīng)驗(yàn)?

本文轉(zhuǎn)自公眾號(hào)高速先生 劉麗娟 | 文

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