信號完整性基礎知識【中興通訊研究所】

2017-04-17 by:CAE仿真在線來源:互聯(lián)網(wǎng)

《信號完整性基礎知識》

中興通訊上海第一研究所張士賢編寫

前言近年來,通訊技術(shù)、計算機技術(shù)的發(fā)展越來越快,高速數(shù)字電路在設計中的運用越來越多,數(shù)字接入設備的交換能力已從百兆、千兆發(fā)展到幾十千兆。高速數(shù)字電路設計對信號完整性技術(shù)的需求越來越迫切。在中、大規(guī)模電子系統(tǒng)的設計中,系統(tǒng)地綜合運用信號完整性技術(shù)可以帶來很多好處,如縮短研發(fā)周期、降低產(chǎn)品成本、降低研發(fā)成本、提高產(chǎn)品性能、提高產(chǎn)品可靠性。數(shù)字電路在具有邏輯電路功能的同時,也具有豐富的模擬特性,電路設計工程師需要通過精確測定、或估算各種噪聲的幅度及其時域變化,將電路抗干擾能力精確分配給各種噪聲,經(jīng)過精心設計和權(quán)衡,控制總噪聲不超過電路的抗干擾能力,保證產(chǎn)品性能的可靠實現(xiàn)。為了滿足中興上研一所的科研需要,我們在去年和今年關(guān)于信號完整性技術(shù)合作的基礎上,克服時間緊、任務重的困難,編寫了這份硬件設計培訓系列教材的“信號完整性”部分。由于我們的經(jīng)驗和知識所限,這部分教材肯定有不完善之處,歡迎廣大讀者和專家批評指正。本教材的對象是所內(nèi)硬件設計工程師,針對我所的實際情況,選編了第一章——導論、第二章——數(shù)字電路工作原理、第三章——傳輸線理論、第四章——直流供電系統(tǒng)設計,相信會給大家?guī)硪嫣帯Ｍ瑫r,也希望通過我們的不懈努力能消除大家在信號完整性方面的煩腦。在編寫本教材的過程中,得到了沙國海、張亞東、沈煜、何廣敏、鐘建兔、劉輝、曹俊等的指導和幫助,尤其在審稿時提出了很多建設性的意見,在此一并致謝!

張士賢2000年10月31日

1.信號完整性(Signal Integrity)
信號完整性是指信號在信號線上的質(zhì)量。信號具有良好的信號完整性是指當在需要的時候具有所必需達到的電壓電平數(shù)值。
2.傳輸線(Transmission Line)
傳輸線是一個網(wǎng)絡(導線),并且它的電流返回到地或電源。
3.特性阻抗(Characteristic Impedance)
組成信號傳輸回路的兩個導體之間存在分布電感和分布電容,當信號沿該導體傳輸時,信號的躍變電壓(V)和躍變電流(I)的比值稱為特性阻抗(Z0),即 Z0=V/I。
4.反射(Reflection)
反射就是在傳輸線上的回波。信號功率(電壓和電流)的一部分傳輸?shù)骄€上并達到負載處,但是有一部分被反射了。如果源端與負載端具有相同的阻抗,反射就不會發(fā)生。
5.串擾(Crosstalk)
串擾是兩條信號線之間的耦合。信號線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流,而感性耦合引發(fā)耦合電壓。
6.過沖(Overshoot)
過沖就是第一個峰值或谷值超過設定電壓。對于上升沿是指最高電壓,而對于下降沿是指最低電壓。過分的過沖能夠引起保護二極管工作,導致過早地失效。
7.下沖(Undershoot)
下沖是指下一個谷值或峰值。過分的下沖能夠引起假的時鐘或數(shù)據(jù)錯誤(誤操作)。
8.電路延遲
指信號在器件內(nèi)傳輸所需的時間(Tpd) 。例如,TTL的電路延遲在3 ~ 20nS 范圍。
9.邊沿時間
器件輸出狀態(tài)從邏輯低電平躍變到高電平所需要的時間(信號波形的 10~90%),通常表示為上升沿(Tr)。器件輸出狀態(tài)從邏輯高電平下降到低電平所需要的時間(信號波形
的 90~10%),通常表示為下降沿(Tf)。
10.占空比偏斜
信號傳輸過程中,從低電平到高電平的轉(zhuǎn)換時間與從高電平到低電平的轉(zhuǎn)換時間之間的差別,稱為占空比偏斜。TTL和CMOS信號的占空比偏斜問題較為突出,主要是因為其輸出的上升沿和下降沿延遲不同。
11.輸出到輸出偏斜
同一器件不同輸出引腳之間的信號延遲差別,稱為輸出到輸出偏斜。
12.器件到器件偏斜
由于制造工藝和使用環(huán)境的變化,造成的不同器件對應引腳之間的信號延遲差別,稱為器件到器件偏斜。通常,器件之間的偏差遠大于其他類型的偏斜。
13.動態(tài)偏斜
主要是指由于溫度變化、地或電源噪聲造成閥值電平隨時間漂移,從而產(chǎn)生信號延遲的變化。

第 1 章高速數(shù)字系統(tǒng)設計的信號完整性分析導論. 7
1.1. 基本概念. 7
1.2. 理想的數(shù)字信號波形 7
理想的 TTL 數(shù)字信號波形. 7
1.2.2. 理想的 CMOS 數(shù)字信號波形. 7
1.2.3. 理想的 ECL 數(shù)字信號波形. 8
1.3. 數(shù)字信號的畸變(或信號不完整) 8
1.3.1. 地線電阻的電壓降的影響——地電平(0 電平)直流引起的低電平提高 8
1.3.2. 信號線電阻的電壓降的影響 8
1.3.3. 電源線電阻的電壓降的影響 10
1.3.4. 轉(zhuǎn)換噪聲 11
串擾噪聲 11
1.3.6. 反射噪聲 12
1.3.7. 邊沿畸變 12
1.4. 研究的目的. 13
1.4.1. 降低產(chǎn)品成本(略) . 13
1.4.2. 縮短研發(fā)周期,降低開發(fā)成本(略). 13
1.4.3. 提高產(chǎn)品性能(略) . 13
1.4.4. 提高產(chǎn)品可靠性. 13
1.5. 研究領域. 14
1.5.1. 各種電路工作原理(略) 14
1.5.2. 各種電路噪聲容限(略) 14
1.5.3. 各種電路在系統(tǒng)中的噪聲(略). 14
1.5.4. 系統(tǒng)各部件的頻率特性(略) 14
1.5.5. 信號傳輸(略). 14
1.5.6. 信號延遲(略). 14
1.5.7. PCB 結(jié)構(gòu)設計(略) 14
1.5.8. 電源分配設計(略) . 14
1.5.9. 地、電源濾波(略) . 14
1.5.10. 熱設計(略). 14
1.6. 研究手段. 14
1.6.1. 物理實驗驗證(略) . 14
1.6.2. 數(shù)學模型計算(略) . 14
1.6.3. 軟件模擬分析(略) . 14
1.6.4. 經(jīng)驗規(guī)則估計. 14
第 2 章數(shù)字電路工作原理. 15
2.1. 數(shù)字電路分類. 15
2.1.1. GaAs(砷化鉀)速度快,但功耗大,制作原料劇毒,未成熟使用; . 15
2.1.2. 硅:使用極為廣泛,處于不斷發(fā)展中;. 15
2.2. 基本結(jié)構(gòu)和特點. 17
TTL. 17