基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析

2017-04-03 by:CAE仿真在線來源:互聯(lián)網(wǎng)

概述:

ADC 的無雜散動態(tài)范圍(Spurious-free Dynamic Range,SFDR)是指載波頻率(基頻)的RMS 幅度與最大噪聲成分或者諧波成分的RMS 之比。SFDR 通常以dBc(相對于載波頻率幅度)或dBFS(相對于ADC 的滿量程范圍)來表示。下圖給出了SFDR 示意圖:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)課程圖片1

仿真思路:

為了更直觀的展示HFSS在ADC無雜散動態(tài)范圍設(shè)計優(yōu)化方面的應(yīng)用,這里以一個ADC的PCB板布線為例,介紹ANSYS在PCB板上ADC模擬輸入信號無雜散動態(tài)范圍性能優(yōu)化方面的仿真分析方法。

該ADC的PCB布線圖和層疊圖如下。(圖中綠色為L4層的ADC模擬輸入走線,黃色為L6層的時鐘信號走線,兩者平行走線長度約為10mm)

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)課程圖片2

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)課程圖片3

1)借助Ansoftlinks將PCB結(jié)構(gòu)從PCB布線工具中導(dǎo)出到HFSS軟件中,提取6端口S參數(shù),流程如下圖:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys workbanch圖片4

2)在 Ansoft Designer 中搭建仿真電路,包括時鐘激勵源V11(頻率為61.44MHz,幅度為3.3V),本振時鐘驅(qū)動BUFFER,然后調(diào)入1)中提取的6 端口S 參數(shù),將本振時鐘驅(qū)動BUFFER 的輸出端接入S 參數(shù)中本振時鐘的輸入端口,輸出端口接一個觀察探針,并將模擬通道輸出端進行50 歐姆端接匹配,通過輸入端的差分探針觀察后向串?dāng)_時域波形和頻域頻譜,如下圖:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys workbanch圖片5

3)對 PCB 上的走線進行調(diào)整,第一種調(diào)整方案是刪除模擬輸入信號和本振時鐘信號平行走線段的地過孔;第二種方案是保持地回流過孔不變,模擬信號表層走線不打換層過孔;第三種方案是保持走線層和地回流過孔不變,拉大時鐘信號線與模擬信號換層過孔間的距離。對這三種情況分別進行1)、2)步驟仿真,將仿真結(jié)果與原始走線情況下的仿真結(jié)果進行對比,以確認(rèn)主要耦合路徑。

仿真結(jié)果:

1)原始走線

模擬信號輸入端時域信號波形以及信號頻譜如下圖:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys workbanch圖片6

從串?dāng)_的時域波形可以看出,串?dāng)_的幅度非常小,只有nV 級,這符合我們對走線疊層的分析;從模擬信號輸出端信號頻譜上可以看到主要干擾頻率為60MHz,幅度為-155.5072dB。

2)刪除平行走線的地過孔

首先假設(shè)模擬信號與時鐘信號平行走線段地密集地過孔是串?dāng)_耦合的路徑,在PCB上將這一段的地過孔全部刪除,如下圖所示:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys workbanch圖片7

此時,模擬信號輸入端時域信號波形以及信號頻譜如下圖所示:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)的效果圖片8

從頻譜上看,串?dāng)_的主頻為60MHz,而幅度為-156.5310dB,與未刪過孔前的-155.507dB 相比下降1 個dB 左右。仿真結(jié)果表明平行走線地過孔不是主要的耦合路徑。

3)模擬輸入信號改為表層走線

其次,假設(shè)串?dāng)_從模擬信號的換層過孔處耦合進入模擬通道,為此將模擬輸入信號改為表層走模擬輸入信號,如下圖所示。

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)的效果圖片9

此時,模擬信號輸入端時域信號波形以及信號頻譜如下圖所示:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)的效果圖片10

從頻譜上看,串?dāng)_的主頻為60MHz,而幅度為-180.9671dB,與打孔換層情況下的-155.507dB 相比下降25.46 個dB。該仿真結(jié)果表明ADC 模擬信號輸入信號換層過孔可能是主要的耦合路徑。

4)拉大時鐘信號與模擬輸入信號換層過孔的距離

為了進一步驗證模擬信號換層過孔的影響,我們在PCB上拉大時鐘信號與換層過孔的距離,如下圖所示:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys培訓(xùn)的效果圖片11

此時,模擬信號輸入端時域信號波形以及信號頻譜如下圖所示:

基于ANSYS的ADC無雜散動態(tài)范圍指標(biāo)仿真分析ansys結(jié)構(gòu)分析圖片12

從頻譜上看,串?dāng)_的主頻為60MHz,而幅度為-177.3869dB,與未拉大距離之前相比下降了21.8797 個dB,相對下降幅度較大。板上時鐘信號線與模擬輸入信號換層過孔距離較近(4.3mm 左右),將該距離拉大之后(10mm 左右)串?dāng)_主頻幅度下降21.8 個dB 左右,說明模擬信號的換層過孔是主要的串?dāng)_耦合路徑。

通過仿真對比我們發(fā)現(xiàn),模擬輸入信號的換層過孔為時鐘信號噪聲的主要耦合路徑。需要將時鐘信號與模擬信號的換層過孔進行充分的隔離,如采用拉大兩者之間的距離、模擬信號表層走線等方式。

結(jié)論:

Ansoft 系列仿真軟件間良好的接口性能,使得產(chǎn)品的PCB結(jié)構(gòu)能容易導(dǎo)入到仿真軟件中進行協(xié)同仿真。利用高精度三維電磁場仿真軟件HFSS 進行S 參數(shù)提取保證了仿真結(jié)果的可靠性。

開放分享：優(yōu)質(zhì)有限元技術(shù)文章,助你自學(xué)成才