搜索高速電路上過孔的優(yōu)化（高速電路設(shè)計(jì)工程師不容錯過的基礎(chǔ)知識）
2017-01-19 by:CAE仿真在線 來源:互聯(lián)網(wǎng)
在邊沿速率是ps級的高速串行鏈路中,通道任何的阻抗不連續(xù)都會影響到信號完整性。通道不連續(xù)的原因很多,其中最常見的一個就是信號過孔。過孔會帶來抖動,使眼圖變小,最終導(dǎo)致接收端誤碼。
本文討論了傳輸線上過孔的不連續(xù)性和怎么去減小過孔的影響。我們經(jīng)常用TDR和全波3D電磁場仿真軟件去評估過孔阻抗、插入損耗Insertion Loss和回波損耗Return Loss以及對信號帶來的影響。
Figure1是高速鏈路上典型的差分過孔。過孔包括pads,drill,unused pads和anti-pad.下圖中,100ohm的差分線從top層換到layer6,layer6到layer8就留下一個過孔殘樁(stub),layer3和layer8還有兩個NFPs(non-functionalpads).
Figure2是一個測試板,我們會用這個測試板去做HFSS建模和測試的對比。在top層走了5inch的蛇形線(green),然后換到layer6繼續(xù)走了5inch走線(red). J95~J98是SMA連接器。
Table1列舉了過孔的尺寸,是一個常見的標(biāo)準(zhǔn)過孔。后續(xù)的仿真會在這個標(biāo)準(zhǔn)尺寸上做優(yōu)化。
Figure3是測試板的疊層。Table2是目標(biāo)阻抗是100ohm +/-10%的走線尺寸。在用仿真去優(yōu)化這個過孔之前,我們先要去做HFSS過孔仿真和測試的校準(zhǔn)。
過孔有容性和感性效應(yīng)。這些容性感性寄生參數(shù)會導(dǎo)致通過過孔的信號衰減退化。Figure4是一個簡單的L,C集總模型,盡管這個模型只適用于過孔時延小于1/10信號上升時間的情況,但它對于去理解過孔的感性容性效應(yīng)仍然是有用的。
如果把過孔看作LC集總模型,它的容值和感值可以通過以下公式來計(jì)算:
其中,ε代表介電常數(shù),D1是過孔pad的尺寸,D2是anti-pad的尺寸,T是PCB的厚度,h是過孔長度,d是過孔孔徑大小。
從式1可以看出來,要想減小過孔的容性效應(yīng),就要減小過孔pad,加大anti-pad,類似的,減小過孔長度可以減小其感性效應(yīng)。
Figure1的等效模型可以用Figure5的級聯(lián)模型來表示。信號從top層換到layer6,遇到每一個pad都會有電容效應(yīng),每一段長度都會貢獻(xiàn)電感。在這個例子中,Cpad1,Cpad3,Cpad6和Cpad8代表了layer1,3,6,8 pad的電容;類似的,L13,L36和L68代表了從layer1到layer3,layer3~layer6,layer6~layer8的過孔電感。L68和Cpad8表示layer6以下的stub.這些電容、電感和stub的寄生參數(shù)都會造成信號的退化。
盡管式1和式2不能直接用在這個等效模型上,但是減小過孔電容和電感的方法還是一樣。我們用HFSS作了一些優(yōu)化去評估過孔的阻抗和S參數(shù),包括:
減小Cvia:減小pad大小;去掉NFP;加大anti-pad
減小Lvia:去掉stubs;盡量表面布線以減小過孔長度或用背鉆。
我們做了以下case的TDR和S參數(shù)的對比:
1, Layer1 to layer3(long stub)
2, Layer1 to layer6(short stub)
3, Layer1 to layer8(no stub)
Figure6是用TDR測出的layer1到layer6過孔的阻抗,我們用這個過孔來做測試和仿真的校準(zhǔn)。測試顯示測試板上的過孔的奇模阻抗是42.5ohm,如果是對稱的差分線,其差分阻抗是奇模阻抗的兩倍,也就是85ohm. 這個過孔差分阻抗我們仿真出來的結(jié)果是83ohm(如Figure7)。測試和仿真結(jié)果一致后,我們就可以放心地用HFSS去做過孔優(yōu)化了。
Figure 8和9對比了用HFSS仿真出來的這三種情況的插損和回?fù)p(Sdd21和Sdd11)
從Figure 7到10可以看出,更長的過孔stub會帶來更大的阻抗不連續(xù),損耗更大。你可以只在top或bottom布線去避免過孔stub. 然而由于布線空間制約,EMI的一些考慮等,還是要將走線布在內(nèi)層,這時時候就必須去考慮過孔的優(yōu)化。
如式1和式2,要減小過孔影響,必須減小Cvia和Lvia。正常來說,由于布線空間限制,過孔pad已經(jīng)做到最小,所以用以下優(yōu)化策略:
1,去除NFP;
2,加大anti-pad尺寸;
3,去掉/減小過孔殘樁;
Figure10~12對比了TDR,插損和回?fù)p的仿真結(jié)果,在圖中:
1,“L1 to L6”代表信號從layer1變換到layer6;
2,“No NFP”代表去除所有的no-functionalpads;
3,“40AP”和“50AP”代表過孔的anti-pad從標(biāo)準(zhǔn)的30mil加大到40/50mil
另外一個方法就是在信號過孔鄰近加地孔,給過孔提供一個好的回流路徑,如Figure13~16所示。加地孔對阻抗,插損和回?fù)p都有改善:
另外一個優(yōu)化過孔的方法就是用背鉆或PCB背面埋孔方式去去除過孔的殘樁,這種方法的成本比較高。仿真的TDR,IL和RL波形如Figure17~19所示,如果過孔的stub很長,用背鉆會有明顯的改善。
過孔的設(shè)計(jì)一直都是高速設(shè)計(jì)的一個坎,特別是當(dāng)信號超過5GHz的頻率之后,已經(jīng)變得非常難以控制。所以大家在產(chǎn)品正式設(shè)計(jì)時,盡量做好仿真和測試研究,以便在項(xiàng)目中盡量減少問題。
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