DDR線長匹配與時(shí)序（下）

2016-12-20 by:CAE仿真在線來源:互聯(lián)網(wǎng)

上篇文章我們用仿真實(shí)例向大家展示了DDR中地址相對于時(shí)鐘的建立時(shí)間與保持時(shí)間。那么數(shù)據(jù)信號相對于DQS又是什么樣的關(guān)系呢?我們知道,DDR和普通的SDRAM相比起來,讀取速率為普通SDRAM的兩倍,這個(gè)要怎么理解?原來SDRAM在寫入或者讀取數(shù)據(jù)的時(shí)候是靠上升沿或者下降沿來觸發(fā)的,請注意,這里僅僅是上升沿或者下降沿,并不是上升沿和下降沿同時(shí)有效。如果時(shí)鐘頻率是800MHz,那么對應(yīng)的數(shù)據(jù)率就為800Mbps。但是DDR的數(shù)據(jù)信號卻是雙倍速率的,如果DQS頻率為800MHz,那么數(shù)據(jù)信號的速率就應(yīng)該為1600Mbps。

下面通過具體的仿真實(shí)例來看一下。

DDR線長匹配與時(shí)序（下）HFSS圖片1

圖1 DQ 與 DQS仿真示意

仿真通道如上圖所示,驅(qū)動端和接收端為某芯片公司的IBIS模型,仿真波形如下:

DDR線長匹配與時(shí)序（下）HFSS圖片2

圖2 DQ與DQS仿真波形

我們將DQS和DQ信號同時(shí)生成眼圖,在一個(gè)窗口觀測,結(jié)果如下:

DDR線長匹配與時(shí)序（下）HFSS仿真分析圖片3

圖3 DQ 與 DQS眼圖

這里,作者本來是想仿真DDR在寫操作的時(shí)候DQS和DQ之間的時(shí)序?qū)?yīng)關(guān)系。在之前的文章中,我們知道,在寫操作的時(shí)候,是以高低電平的中點(diǎn)為觸發(fā)點(diǎn)的,上面眼圖中的波形對應(yīng)關(guān)系顯然不能完成數(shù)據(jù)的寫入,因?yàn)镈QS的邊沿和數(shù)據(jù)信號翻轉(zhuǎn)的邊沿基本是對齊的。

在仿真的時(shí)候只是簡單的將兩波形放在了一起,因?yàn)镈Q和DQS的傳輸通道長度是一樣的,所以他們的邊沿是對齊的。實(shí)際工作的時(shí)候,主控芯片會有一個(gè)調(diào)節(jié)機(jī)制。一般數(shù)據(jù)信號會比DQS提前四分之一周期被釋放出來,實(shí)際上,在顆粒端接收到的波形對應(yīng)關(guān)系應(yīng)該是這樣的:

DDR線長匹配與時(shí)序（下）HFSS仿真分析圖片4

圖4 平移后的眼圖

通過主控芯片的調(diào)節(jié)之后,DQS的邊沿就和DQ信號位的中心對齊了,這樣就能保證數(shù)據(jù)在傳輸?shù)浇邮斩擞凶銐虻慕r(shí)間與保持時(shí)間,就算DQS與DQ之間的線長匹配的不是那么嚴(yán)格,也會有一些時(shí)序裕量。

說了這么多,其實(shí)我們要解決的根本問題還是長度匹配的范圍問題。在理解了這些基礎(chǔ)問題之后,我們需要做的就是將這些時(shí)間參數(shù)轉(zhuǎn)化為延時(shí)。線長匹配范圍怎么計(jì)算?下面通過具體實(shí)例來看看時(shí)序裕量是怎么計(jì)算的。先簡單的來看一張圖

DDR線長匹配與時(shí)序（下）HFSS仿真分析圖片5

圖5 延時(shí)偏差對時(shí)序的影響

上圖中,T_vb與T_va表示的是主控芯片在輸出數(shù)據(jù)時(shí)時(shí)鐘與數(shù)據(jù)之間的時(shí)序參數(shù)。在理想情況下,時(shí)鐘邊沿和數(shù)據(jù)電平的中心是對齊的,由于時(shí)鐘和數(shù)據(jù)傳輸通道不等長,使得時(shí)鐘邊沿沒有和數(shù)據(jù)脈沖的中間位置對其,使得建立時(shí)間的裕量變小。

下面我們通過具體實(shí)例來看看時(shí)序的計(jì)算,下圖是Freescale MPC8572 DDR主控芯片手冊,這張圖片定義了從芯片出來的時(shí)候,DQS與DQ之間的相位關(guān)系。

DDR線長匹配與時(shí)序（下）HFSS分析案例圖片6

圖6 MPC8572時(shí)序圖

DDR線長匹配與時(shí)序（下）HFSS分析案例圖片7

圖7 MPC8572時(shí)序參數(shù)

顆粒端為美光DDR,該芯片的時(shí)序圖以及時(shí)序參數(shù)如下圖所示,這張圖片則定義了顆粒端芯片識別信號所需要的建立時(shí)間與保持時(shí)間。

DDR線長匹配與時(shí)序（下）HFSS分析案例圖片8

圖8 DDR顆粒時(shí)序圖以及時(shí)序參數(shù)

我們用T_pcbskew來表示DQ與DQS之間的延時(shí)偏差,如果想要得到足夠的時(shí)序裕量,則延時(shí)偏差要滿足以下關(guān)系:

T_pcbskew<T_vb-T_setup

T_pcbskew>T_hold-T_va

代入數(shù)據(jù),有:

T_vb-T_setup=375-215=160ps

T_hold-T_va=-160ps

這樣,如果傳輸線的速度按照6mil/ps來計(jì)算,T_pcbskew為+/-960mil。大家會發(fā)現(xiàn)裕量很大,當(dāng)然這只是最理想情況,沒有考慮時(shí)鐘抖動以及數(shù)據(jù)信號的抖動,以及串?dāng)_、碼間干擾帶來的影響,如果把這些因素都考慮進(jìn)來,留給我們布線偏差的裕量就比較小了。

文 | 袁波一博科技高速先生團(tuán)隊(duì)隊(duì)員

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