利用仿真技術優(yōu)化電路板設計

2016-11-01 by:CAE仿真在線來源:互聯(lián)網(wǎng)

為支持物聯(lián)網(wǎng)和大數(shù)據(jù)要求的海量數(shù)據(jù)傳輸,需要使用100千兆位以太網(wǎng)等高速網(wǎng)絡技術。這給設備供應商帶來了巨大的挑戰(zhàn)。板上高速通信通道目前正朝著25-28Gb/s和更高速度發(fā)展,幾乎是一年前先進水平的兩倍。隨著數(shù)據(jù)速率增大,位周期(為發(fā)送每一位分配的時間)已經(jīng)縮小到不足40皮秒。這顯著低于位從發(fā)射器傳輸?shù)浇邮掌魉玫臅r間。印刷電路板(PCB)材料引起的插入損耗隨頻率增大,造成通道上因物理損耗和反射導致的眼圖閉合(減弱的信號)概率增大。在這樣的條件下實現(xiàn)可靠的鏈路極具挑戰(zhàn)性,即便在不考慮成本和上市速度的情況下也是如此。但是在今天成本競爭激烈的環(huán)境中,制造商無法承擔使用獨特高端材料和組件的成本,除了在絕對必要的情況下。

ANSYS 為新一代無線集成推出配備3D EM 組件庫的全新電子桌面

高速互聯(lián)設計挑戰(zhàn)

傳統(tǒng)方法通常讓設計人員對一些問題心存疑慮:設計是否能在所有可能的條件下保持功能和魯棒性、是否選擇了成本更昂貴的電路板材料、是否需要使用帶狀傳輸線或微帶傳輸線來滿足設計規(guī)范等。依靠構建物理測試原型來評估僅僅一種設計方法時,就要耗費超過10萬美元的成本和數(shù)月時間開發(fā)。在如此之高的信號傳輸速率下,基本上無法進行任何水平的設計、驗證與測試(DVT)。在電路板上開展測量的區(qū)域會導致眼圖閉合,因為測試不能在傳輸線末端進行,需要深入封裝和器件內(nèi)部。如果設計人員只能猜測重新設計所需的變更,那么整個高成本的周期會重新開始,并很有可能需要重復。由于無法在時間和成本約束下開發(fā)出魯棒性設計,數(shù)家小型網(wǎng)絡設備創(chuàng)業(yè)公司已關門歇業(yè)。

被抽取通道的ANSYS HFSS S21 插入損耗圖

28 個6 英寸Gb 通道之一的開口截面ANSYS HFSS3D 布局

仿真技術與這種猜測和經(jīng)驗法則方法有著鮮明相比,它把信心和科學帶入工程過程。在設計階段早期或甚至在開發(fā)周期后期,通過時域和頻域仿真的結(jié)合,能夠讓工程師最深刻地了解某個接口或通道是否是可靠的。例如,可能時域仿真給出的眼圖說明該通道工作正常,但頻域提示有意料之外的缺口。通過仿真檢查構成系統(tǒng)通道的每一個電路元件,有可能發(fā)現(xiàn)設計的哪一個方面(通孔、太靠近接地面的差分對、組件布局問題或材料問題)出現(xiàn)了問題。

100千兆位以太網(wǎng)網(wǎng)絡產(chǎn)品

Interconnect Engineering是一家服務于創(chuàng)業(yè)企業(yè)到財富500強企業(yè)的獨立咨詢公司。Interconnect Engineering的客戶之一是一家生產(chǎn)多種100千兆位以太網(wǎng)網(wǎng)絡產(chǎn)品的網(wǎng)絡設備供應商。某特定設計在一個球柵陣列(BGA)和一個四通道小型可插拔(QSFP)光學模塊之間雙向運行四個通道結(jié)合的28Gb/s鏈路。由于該客戶設計所支持的物理布局難以滿足供應商提出的指南和約束要求,設計涉及的風險在增大。為避免公司反復進行一系列電路板設計,造成數(shù)十萬美元的成本和數(shù)月的開發(fā)時間,該供應商要求Interconnect Engineering在構建原型之前仿真該設計。

雖然Interconnect Engineering公司一直使用和支持ANSYS電子設計工具,但此項目讓該公司有機會使用到全新推出的ANSYS Electronics Desktop。該工具在這個應用上體現(xiàn)的重大優(yōu)勢是它能夠節(jié)省在時域和頻域中分析設計所需要的時間。Electronics Desktop集成了EM工具、電路/系統(tǒng)仿真、ECAD鏈路和合規(guī)性報告功能。這種新技術為ANSYS HFSS、HFSS 3D Layout、HFSS-IE、Q3D Extractor和HFSS Planar EM電路和系統(tǒng)仿真等設計類型提供了統(tǒng)一桌面。用戶能夠利用電磁仿真和電路仿真之間拖放式動態(tài)鏈接,將HF/SI分析插入到并存的項目中,從而簡化問題設置和提供可靠性能。在統(tǒng)一的圖形化用戶界面中工作,而無需在多個不同的程序間來回切換,可以避免從一個程序向另一個程序?qū)С鰯?shù)據(jù)。例如用戶使用簡單的導入功能就能夠把S參數(shù)單元或IBIS-AMI模型插入到電路仿真中?？偠灾?Electronics Desktop為求解復雜問題提供了明顯的效率改善和易用性。

ANSYS Electronics Desktop 集成了EM工具、電路/ 系統(tǒng)仿真、ECAD 鏈路和合規(guī)性報告功能。

電路仿真器中所示的28Gb 接口的IBIS-AMI 原理圖

電路仿真器中所示的28Gb接口的統(tǒng)計眼圖

頻域仿真

在本項目中,該網(wǎng)絡設備提供商為Interconnect Engineering提供了Allegro.brd文件格式的PCB設計。工程師把數(shù)據(jù)庫導入到ANSYS Electronics Desktop,使用剪切子設計功能抽取相關通道,然后選擇從半導體器件到光學模塊的跡線。工程師隨即根據(jù)組件規(guī)范創(chuàng)建端口激勵,然后為半導體器件設置焊球模型和跡線的表面粗糙度模型,以增強保真度和精確性。然后工程師使用ANSYS HFSS運行頻域仿真,為每一次迭代生成S參數(shù)結(jié)果。仿真在多臺24核計算機上運行大約三天時間,因為求解器要剖分網(wǎng)格的面積很大。

ANSYS HFSS 3D 組件

該網(wǎng)絡供應商利用仿真技術節(jié)省了數(shù)十萬美元的成本和數(shù)月的開發(fā)時間。

工程師修改了通孔和反焊盤結(jié)構,重新布置了PCB層,以解決部分潛在問題。工程師隨后又經(jīng)過多次迭代,直至設計滿足插入損耗(IL)和回波損耗(RL)規(guī)范要求。Interconnect Engineering的工程師考查了多種電路板替代材料并找到能夠合理地滿足插入損耗(IL)和回波損耗(RL)規(guī)范的最低成本材料?？傮w而言,Interconnect Engineering既找到了可放心刪除以節(jié)省制造成本的地方,也找到了需要增加投入的地方,比如確保魯棒性設計所需的背面鉆孔。

時域仿真

同時還需要用于BGA接口器件和光學接收器模塊的IBIS-AMI模型。這些模型都已導入到ANSYS Electronics Desktop中。工程師隨后使用頻域中產(chǎn)生的完整通道的多個四端口S參數(shù)模型的一個實例,創(chuàng)建電路仿真環(huán)境,從而開展時域仿真。眼圖顯示一個通道中存在問題,因此工程師重新配置了包括預加重、均衡、輸出幅度、過程案例和電壓設置等發(fā)射器和接收器設置,從而最大限度地增加眼圖的開口。仿真完成后,眼圖體現(xiàn)的誤碼率優(yōu)于1x10-12(低于一萬億分之一),說明該通道符合時域要求。最后工程師檢查頻域,確保根據(jù)時域仿真做出的設計變更不會產(chǎn)生任何不利影響。

整個項目用了大約四個星期完成。在這段時間內(nèi),Interconnect Engineering研究了數(shù)十種可能的解決方案。該公司建議的設計能提供充足的正裕量,確保該通道能夠在任何可預測的條件下工作,同時讓實際的制造成本保持在低水平上。該網(wǎng)絡設備供應商根據(jù)仿真結(jié)果構建了原型,其正如預期的一樣工作。利用仿真技術得出的最終結(jié)果讓網(wǎng)絡供應商節(jié)省了數(shù)十萬美元的成本和數(shù)月的開發(fā)時間。此外,網(wǎng)絡設備供應商還得以把制造成本控制在或接近于可能的最低水平上,而且通過實現(xiàn)產(chǎn)品上市時間目標而挽回了客戶關系。

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